～半導體前段與後段技術層級的橫跨視角之重要性～
～異種元件積體化製程開發～
～3D積體化的主要製程～
在全球最大的晶圓代工廠中，2nm開發已經全面啟動，CMOS元件的縮放技術面臨著1nm及其以後的課題，這些課題正在尋求解決方案。隨著未來AI性能提升與Beyond 5G以後的下一代通信普及化，高速感測網路、大容量高速數據儲存、高性能AI邊緣計算…等通訊基礎設施將依賴於半導體元件，這些元件必須互相結合封裝的功能擴展開發。已有的主要處理器製造商，通過積體化按功能類別劃分的小晶片和記憶體，實現所需求的元件功能，這就是所謂的”chiplet”結構封裝，它已成為新產品創造的核心，並創造了先進微細化製程無法實現的附加價值。
基於半導體封裝的角色正發生重大變化，本課題探討半導體元件積體化技術，包括微凸塊（micro bump）、RDL微細化、Fan-Out製程，並討論3D Fan-out及PLP製程的挑戰。希望這次能成為各位參與者在各自領域內，離開傳統封裝技術延續路線，實踐新價值創造的努力，並討論未來發展方向的契機。
一、最近的半導體元件封裝動向
二、後端工程的高品質化與中間領域過程的進展
2-1 對半導體元件性能提升的貢獻
2-2 對系統層級性能提升的貢獻
2-3 Glass Substrate (Interposer) 和 Co-Packaged Optics的動向
三、三次元積體化製程
3-1 向BSPDN擴展的TSV
3-2 從CIS到NAND記憶體市場滲透的Wafer Level Hybrid Bonding
3-3 從Logic-on-Memory晶片積層出發的要素
．RDL形成
．Micro-bumping
．Chip-on-Chip
3-4 從Si interposer導入到2.5D HBM整合、RDL interposer
3-5 從Si bridge導入到Chiplet積體化
3-6 透過Chip-on-Wafer Hybrid bonding實現3.5D積體化及挑戰
3-7 從SAP到Damascene發展的微細RDL多層化
四、Fan-Out (FO) 型封裝
4-1 FOWLP市場滲透20年
4-2 擴展的過程選擇
4-3 3D FO積體化的成本降低
4-4 面向封裝FO化發展的功率元件
4-5 Panel Level Process (PLP) 高品質化的挑戰
五、市場概況與未來開發動向
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